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  • MOSFET의 동작원리와 특징 및 활용 - ②
    _[HARDWARE]/DEVICES 2011. 10. 13. 12:22
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    이번 포스트에선 MOSFET에 대해 알아보고 MOSFET을 이용한 회로 구성 방법에 대해 알아보기로 한다.

    MOSFET은 매우 다양한 용도로 사용될 수 있는데 본 포스트에선 MOSFET을 switching의 용도로 사용 할
    때 고려되는 부분에 포인트를 맞추고 설명토록 한다.


    Transistor는 크게 BJT와 FET로 나눌 수 있는데 우리가 일반적으로 말하는 transistor가 BJT 이며 FET라고
    부르는 소자가 이번에 살펴볼 MOSFET이다.


    다음과 같은 순서로 포스트를 진행하고자 한다.

    1. MOSFET의 개요

    2. MOSFET의 특징


    3. MOSFET datasheet 알고 보기

    4. MOSFET을 이용하여 회로 구성하기

    이전 포스트에서 1, 2, 3번 항목을 다루었고 본 포스트에서 4번 항목을 다루기로 한다.

    ☞ MOSFET의 동작원리와 특징 및 활용 - ①

    4. MOSFET을 이용여 회로 구성하기

       MOSFET으로 전원을 ON/OFF switching하는 회로를 구성해 본다.

       Q1은 MOSFET으로 body drain diode가 들어있는 제품이며 source쪽의 12V를 drain쪽으로
       공급/차단하는 회로이다.
       Q1의 gate는 Q2로 drive하며 R1은 Q2가 도통 되었을 때 short를 방지해주고 R2는 Q1의 gate에
       입력되는 전류를 제한하기 위해 사용 하였다.

       상기 회로의 동작 진리표는 다음과 같다.

       Q2의 base가
         HIGH 이면 : Q2의 collector가 low -> Q1의 gate가 low가 되어 Q1이 ON
         LOW 이면 : Q2의 collector가 high -> Q1의 gate가 high가 되어 Q1이 OFF

       이 회로는 매우 간단하지만 실제 routing을 할 때는 몇가지 고려해야 하는 사항이 있다.
       왜냐하면 gate와 source, drain에 발생하는 voltage spike 때문이다.

       [GATE의 VOLTAGE SPIKE]
       MOSFET의 중요한 특성이 한 가지가 있는데 바로 gate와 source간의 spike이다.

       만일 상기와 같이 회로가 설계되어 있고 drain쪽의 전압을 빠르게 ON/OFF/ON/OFF... switching하고
       있다고 하자.
       Drain쪽의 전압이 올라갈 때 gate와 source간에 아래와 같이 spike가 발생한다.

       상단 그림은 drain-source의 전압 파형이고 하단 그림은 gate-source의 전압 파형이다.
       Gate-source 전압에 spike가 발생하고 있음이 보인다.

       만일 source와 drain에 12V가 걸리고 있었다면 spike의 전압은 최대 1/6, 즉 2V까지 발생할 수 있다.
       물론 이는 worst case로 한정되지만 어쨌든 이런 원치 않는 신호에 의해 부적절한 설계가 되는 것이다.

       이 내용은 매우 심각하게 받아들여야 한다.
       왜냐하면 MOSFET의 gate에 LOW를 drive하여 MOSFET을 ON했을 때 gate에 spike가 2V까지
       발생한다면 이 MOSFET은 다시 OFF가 되는 조건이기 때문이다.
       나는 device를 ON했는데 spike때문에 device가 잠깐 OFF가 됬다가 다시 ON이 되는것이다.

       게다가 drain쪽의 전압이 내려갈 땐 gate쪽에 spike가 발생하면서 device에서 허용하는 전압보다
       내려가는 상태가 발생할 수 있다.
       이는 MOSFET을 파손 시킬수도 있게 된다.

       이에 대한 대책으로 gate단에 zener diode를 다는 방법이 있다.

       Overshoot된 전압이 zener에 의해 clamp되어 해결할 수 있지만 overshoot된 전압이 zener보다 낮다면
       소용이 없어지며 gate에 큰 inductance값이 존재하기라도 하면 zener에 의해 gate가 발진하게 된다.

       보다 근본적인 해결 방법은 gate단의 impedance를 최소화 하는 것이다.

       어떻게 하면 패턴의 impedance를 최소화 할 수 있나?
       - Gate의 패턴 굵기를 넉넉하게 설정
       - Current loop를 최소화 하고 가능한 path를 짧게 라우팅
       - Ground plane을 별도로 형성

       [DRAIN, SOURCE의 VOLTAGE SPIKE]
       MOSFET을 이용하여 설계할 때 회로 내부의 inductance를 조심히 관리해야 한다.

       패턴에 내포되어 있는 inductance에 의해 device를 OFF하는 순간 voltage spike가 발생하기 때문이다.

       전압이 변동하는 순간이 인덕턴스에 의해 전류로 생성되는 것이다.

       이 spike가 MOSFET의 허용범위를 넘어가면 MOSFET은 파손된다.
       실제로 디버깅을 하다보면 FET가 알 수
    없는 이유로 불량이 되는 경우를 많이 보게된다.

       물론 취급의 부주의로 발생하기도 하지만 voltage spike때문에 발생하기도 한다.

       이를 방지하려면 source와 drain사이에 zener diode를 달거나 zener대신에 그 자리에 diode와 콘덴서,
       저항을 이용한 clamp회로를 구성하거나 snubber회로를 구성하면 된다.


       하지만...  귀찮다... 복잡하다..  

       근본적인 대책을 적용하는것이 바람직한데 바로 패턴에 내포되어 있는 inductace성분을 최소화 하는
       것이다.

       어떻게 하면 패턴의 inductance 성분을 최소화 할 수 있나?
       - 패턴 굵기를 넉넉하게 설정
       - Current loop를 최소화 하고 가능한 path를 짧게 라우팅
       - Ground plane을 별도로 형성
       - Decoupling capacitor 적용
       - Device를 parallel로 구성했을 땐 balance를 맞추기 위해 각 gate에 ferrite beade나 저항을 적용

       [BODY DRAIN DIODE]

       일반적으로 MOSFET을 제조할 때 diode성분이 생성된다고 한다. 이를 기생다이오드나
       body drain diode 라고 한다.

       왼쪽과 같은 회로에서 source에 12V 입력하고 drain에서는 D12V의 ON/OFF를 제어하고 있다고 할 때
       만일 오른쪽 그림처럼 Q1의 방향을 바꿔서 source와 drain의 방향이 반대로 되면 어떻게 될까?

       어떻게 되냐면... 김대리에서 김과장으로 넘어가지 못한다.

       오른쪽 회로에선 Q1의 내부 MOSFET은 OFF되었어도 diode에 의해 source의 12V가 drain의 D12V
       항상 넘어가게 된다.

       이 body drain diode와 관련한 MOSFET의 중요한 특성들이 있지만 너무 깊이 들어가므로 MOSFET에
       대한 초급 분석은 여기서 마치기로 한다.

    [참고]
    The Do's and Don'ts of Using MOS-Gated Transistors
    - INTERNATIONAL RECTIFIER -

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