'[HARDWARE]'에 해당되는 글 46건
- 2009.09.26 시리얼 ATA 규격의 고속 스토리지 설계
- 2009.09.25 DDR SDRAM의 동작 구조
- 2009.09.25 회로 보호 소자, THYRISTOR
2009. 9. 26. 00:13
Serial ATA는 Gen1(1.5Gb/s), Gen2(3.0Gb/s)등으로 분류한다.
SATA Gen 1i/2i, Gen 1m/2m등이 있는데 i는 1미터 케이블을 사용하는 데스크탑이나 모바일 PC등에
사용되는 SATA를 지칭하며 m은 2미터 케이블을 지원하는 외부 SATA 어플리케이션을 위한 정의이다.
(SATA 국제기구 웹사이트 : http://www.sata-io.org)
몇 가지를 제외하곤 서로 호환이 가능한데 첫째, m에서 신호 감쇠 문제를 해결하기 위해 최소 송신진폭은
늘고 최소 수신진폭은 줄었다는 것과 둘째, EMI나 ESD에서 보호되기위한 케이블과 탈부착을 위한 튼튼한
커넥터(i와 호환불가)이다.
기본적인 SATA의 개념은 여기까지 하고 설계관점에서 기술 해 본다.
Serial ATA신호들은 약 100피코초 정도의 상승시간을 가지고 있어서 짧은 에칭 길이라도 전송선로로
취급해야 한다.
FR4 PCB Serial ATA를 구현하기 위해 따라야 할 레이아웃 규칙에 대하여 알아보도록 한다.
크게 두가지 카테고리로 나눌 수 있다. (1)차동신호설계, (2)임피던스 부정합의 회피.
(1)차동신호 설계
• 차동쌍들은 5mil 이내에서 길이 정합
-> 부정합은 신호차 감소, 비트오율 증가, 동상잡음이 발생 할 것이고 EMI 방사량이 늘어난다.
• 보드 바깥층에서 나란히 지나가게 한다.
-> 마이크로 스트립
• 차동쌍이 다른 레이어에 경로가 지정되어야 한다면 에치 길이는 비아의 양단에서 정합한다.
• 차동쌍의 에치가 기준면과 에치 높이차의 6~10배가 되도록 한다.(10배 선호)
->
SATA Gen 1i/2i, Gen 1m/2m등이 있는데 i는 1미터 케이블을 사용하는 데스크탑이나 모바일 PC등에
사용되는 SATA를 지칭하며 m은 2미터 케이블을 지원하는 외부 SATA 어플리케이션을 위한 정의이다.
(SATA 국제기구 웹사이트 : http://www.sata-io.org)
몇 가지를 제외하곤 서로 호환이 가능한데 첫째, m에서 신호 감쇠 문제를 해결하기 위해 최소 송신진폭은
늘고 최소 수신진폭은 줄었다는 것과 둘째, EMI나 ESD에서 보호되기위한 케이블과 탈부착을 위한 튼튼한
커넥터(i와 호환불가)이다.
기본적인 SATA의 개념은 여기까지 하고 설계관점에서 기술 해 본다.
Serial ATA신호들은 약 100피코초 정도의 상승시간을 가지고 있어서 짧은 에칭 길이라도 전송선로로
취급해야 한다.
FR4 PCB Serial ATA를 구현하기 위해 따라야 할 레이아웃 규칙에 대하여 알아보도록 한다.
크게 두가지 카테고리로 나눌 수 있다. (1)차동신호설계, (2)임피던스 부정합의 회피.
(1)차동신호 설계
• 차동쌍들은 5mil 이내에서 길이 정합
-> 부정합은 신호차 감소, 비트오율 증가, 동상잡음이 발생 할 것이고 EMI 방사량이 늘어난다.
• 보드 바깥층에서 나란히 지나가게 한다.
-> 마이크로 스트립
• 차동쌍이 다른 레이어에 경로가 지정되어야 한다면 에치 길이는 비아의 양단에서 정합한다.
• 차동쌍의 에치가 기준면과 에치 높이차의 6~10배가 되도록 한다.(10배 선호)
->
• 차동에치를 150mil 이상 떨어뜨리지 말 것.
-> EMI issue
• Serial ATA 차동쌍은 100 ohm의 차동 임피던스를 가져야 한다.
• 동일 레이어에서 다른 신호들로부터 기준면과 에치 높이차 보다 10~15배 이격하여 배치한다.
• 수 기가비트 차동신호 위에 테스트 포인트나 테스트 비아를 만들지 말 것.
(2)임피던스 부정합의 회피
• 최소 에치폭의 높이는 4mil.
• 커패시터 패드에 의한 에치폭의 변화를 최소화 하기위해 0402(1005) 패키지의 10nF을 사용한다.
• 가능하면 단일 레이어에서 배선한다.
-> 레이어 변경이 필요하다면 레이어의 변경에 따라 적절한 반사전류 경로를 보장할 수 있도록 신중해야
한다.
• 커넥터 임피던스 설계가 선로 임피던스에 정합되는지 확인한다.
• 가능하면 표면 실장부품을 사용한다.
[참고]
Electronic Engineering Times 기고문(March 16~31, 2005)
By steve Yum
Product Marketing Manager
Storage Semiconductors
Glenn L Marks
Principal Engineer
Silicon Image
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2009. 9. 25. 23:46
8051계열을 가지고 놀다가 x86 system을 처음으로 접하면서 겪은 가장 큰 어려움은 RAM에 대한
이해였다.
8051계열에선 RAM이라 하면 SRAM을 지칭하는 것이었고 사용에 있어서 스피드외엔 크게 주의를요하지
않았다.
하지만 x86계열에선 거의 DRAM을 사용하고 있었고 사상누각뿐인 내 머리에서 붕괴가 일어나기
시작했다.
서론은 여기까지 하고 x86 system을 가지고 놀기위해 가장 기본적으로 DRAM을 살펴본다.
1. SRAM과 DRAM의 차이
2. DRAM의 특징
3. DRAM의 기타 주요사항
이와같이 접근하기로 한다.
1. SRAM과 DRAM의 차이
-SRAM : 정적램
-DRAM : 동적램
-SRAM : 플립플롭으로 구성 (데이터 보관용이)
-DRAM : 콘덴서로 구성 (데이터를 유지하기위해 주기적인 refresh가 필요)
-SRAM : 빠른속도, 비싼가격, 캐쉬 메모리로 주로 사용됨
-DRAM : 높은 메모리 집적도, 싼 가격, 낮은 전력소모
2. DRAM의 특징
삼성전자에서 나오는 K4H511638C-UC/LB0을 살펴보기로 한다.
K4H511638C-UC/LB0은 32Mx16으로 이루어진 DDR266, 512Mbit의 DRAM이다.
어드레스핀의 갯수는 해당 RAM의 용량을 결정하지만 용량을 크게하기 위해서 무턱대고 핀의 수를
늘리면 고집적도와 소형화를 할 수 없다.
그래서 DRAM에서 선택한 방법이 행렬의 배열이다.
한 핀으로 row와 column의 역할을 동시에 하는 것이다.
물론 CPU가 AM의 A0핀을 access 할 때 row로 쓰인것인지 column으로 쓰인것인지 알려줘야만 한다.
열(row)과 행(column)으로 이루어진 방들의 구조를 생각해 보면 쉽게 접근할 수 있다.
K4H511638C-UC/LB0은 Row(A0~A12), Column(A0~A9)로 이루어져 있다.
위의 방들이 모두 Low 이면 0x 000 0000 0000 0000 0000 0000 이고
위의 방들이 모두 High 이면 0x FFF FFFF FFFF FFFF FFFF FFFF 이 되는 것이다.
나올 수 있는 모든 경우의 수는 2^(13+10)이며 위의 방과 똑같은 구조가 3개나 더 있는 것이다.
(4Banks라고 Datasheet에 나와있지 않은가...)
종합해 보면 아래와 같이 간단히 나타낼 수 있다.
2^(13+10) = 8M, 4Banks, 16bit data로 의해서 512Mbit의 용량이 되는 것이다.
여기까지 용량과 간단한 구조를 확인 했으니 이번엔 전체 흐름을 느껴보자.
Row쪽 어드레스인지 Column쪽 어드레스인지를 식별 해 주는 시그널이 strobe이다.
[CPU가 DRAM에서 데이터를 가져오는 순서]
① Row address를 날린다.
② RAS (Row address strobe)로 확인 시켜준다.
③ Column address를 날린다.
④ CAS (Column address strobe)로 확인 시켜준다.
⑤ DRAM에서 데이터가 꿈틀 꿈틀 나온다.
이처럼 DRAM을 억세스 하려면 열과 행 어드레스가 인가되는데 이를 위해 DRAM 외부에는 멀티플렉스
회로가 필요하고 내부에는 디멀티플렉스 회로가 필요하다.
그 외에 DRAM의 사용에는 RAS, CAS, Refresh같은 복잡한 회로가 필요하여 대용량의 RAM이 필요하지
않는 8051계열엔 SRAM이 사용되는 것이다.
3. DRAM의 기타 주요사항
이번엔 몇가지 전문 H/W적인것을 살펴본다. 일반인 이라면 위의 글까지 만으로 충분하지만 본인이 H/W
엔지니어라면 아래의것들이 더 중요하다고 느낄때가 있을 것 이다.
① 메모리 억세스 시간
② 인터리빙
③ Burst
① 메모리 억세스 시간
메모리 억세스 시간의 분류는 여러가지가 있겠지만 많이 쓰이고 중요한 몇 가지를 살펴본다.
tAA (address access time)
어드레스가 어드레스핀에 인가되는 순간부터 데이터핀에서 데이터를 이용 할 수 있게되는 시간까지의
간격
tCZ (access time from CS)
메모리의 CS핀이 활성화 되는 시간부터 데이터가 이용 가능해지는 시간까지
CL (CAS Latancy)
CAS후에 몇 클록이 지나면 데이터핀에 데이터가 나타나는가
※K4H511638C-UC/LB0은 2.5라고 되어있다. (DDR266 @ CL=2.5)
②인터리빙
SRAM과 DRAM에서 메모리를 억세스하고 데이터를 받기 까지의 시간을 비교 해 보자.
-SRAM : 억세스시간(A) + 데이터 출력시간(B)
-DRAM : 억세스시간(A) + 데이터 출력시간(B) + refresh(C)
위의 예는 1회 억세스 했을 떄의 기준이고 만일 100회가 이루어 진다면 100C의 시간만큼 차이가 날
것이다.
이러한 DRAM의 충전시간 문제를 극복하는 방법 중 하나가 인터리빙이다.
제1뱅크와 제2뱅크가 있다고 하고 서로 나란히 위치 시킨다. CPU는 1뱅크를 억세스 한 뒤 refresh하는
동시에 2뱅크를 억세스 하여 다음 데이터를 받는다.
어떤가... 충전시간이 다른 뱅크의 억세스 시간에 가려지게 되었다.
이것이 인터리빙 인터페이싱이다. 개인적으로 이 부분에서 감동의 충격을 받았다.
③Burst
데이타 시트를 볼 때마다 burst mode지원이라던가 burst length라는 단어를 많이 봤었다.
Burst 가 '폭발'이란 뜻으로 아는데 확실하진 않다. 대체 이게 무엇인가...
일반적으로 데이터를 읽기는 어드레스와 RAS, CAS가 따른다. 그런데 보통 연속된 어드레스를 억세스
하므로 CPU입장에선 계속 어드레스를 날리는 것이 여간 귀찮지 않을까.
그래서 예를 들어 버스트 길이를 8로 약속(프로그램)하면 첫번째 위치에대해 RAS의 전체 주소가 필요하고 CAS가 뒤따르지만 두번째, 세번째, ... 여덟번째에 대해서는 무상(?)으로 데이터를 얻을 수 있는
것이다.
시간도 절약되고 CPU의 부하도 덜고...
이는 CPU와 DRAM이 동기된 클럭으로 움직이니까 가능하다.
버스트 읽기의 수는 1, 2, 4, 8, 16 또는 256 이 될 수있고 전체 페이지 크기까지 커질 수 있다고 하며
버스트 SDRAM은 미리읽는 수를 프로그램 할 수 있다고 한다.
이것으로 DRAM을 대충 훓어 보았다.
기회가 된다면 Layout에 관해서도 논할 예정이다.
[참고]
The 80x86 IBM PC and Compatible Computers (Volume II)
-Muhammad Ali Mazidi, Janice Gillispie Mazidi-
이해였다.
8051계열에선 RAM이라 하면 SRAM을 지칭하는 것이었고 사용에 있어서 스피드외엔 크게 주의를요하지
않았다.
하지만 x86계열에선 거의 DRAM을 사용하고 있었고 사상누각뿐인 내 머리에서 붕괴가 일어나기
시작했다.
서론은 여기까지 하고 x86 system을 가지고 놀기위해 가장 기본적으로 DRAM을 살펴본다.
1. SRAM과 DRAM의 차이
2. DRAM의 특징
3. DRAM의 기타 주요사항
이와같이 접근하기로 한다.
1. SRAM과 DRAM의 차이
-SRAM : 정적램
-DRAM : 동적램
-SRAM : 플립플롭으로 구성 (데이터 보관용이)
-DRAM : 콘덴서로 구성 (데이터를 유지하기위해 주기적인 refresh가 필요)
-SRAM : 빠른속도, 비싼가격, 캐쉬 메모리로 주로 사용됨
-DRAM : 높은 메모리 집적도, 싼 가격, 낮은 전력소모
2. DRAM의 특징
삼성전자에서 나오는 K4H511638C-UC/LB0을 살펴보기로 한다.
K4H511638C-UC/LB0은 32Mx16으로 이루어진 DDR266, 512Mbit의 DRAM이다.
어드레스핀의 갯수는 해당 RAM의 용량을 결정하지만 용량을 크게하기 위해서 무턱대고 핀의 수를
늘리면 고집적도와 소형화를 할 수 없다.
그래서 DRAM에서 선택한 방법이 행렬의 배열이다.
한 핀으로 row와 column의 역할을 동시에 하는 것이다.
물론 CPU가 AM의 A0핀을 access 할 때 row로 쓰인것인지 column으로 쓰인것인지 알려줘야만 한다.
열(row)과 행(column)으로 이루어진 방들의 구조를 생각해 보면 쉽게 접근할 수 있다.
K4H511638C-UC/LB0은 Row(A0~A12), Column(A0~A9)로 이루어져 있다.
위의 방들이 모두 Low 이면 0x 000 0000 0000 0000 0000 0000 이고
위의 방들이 모두 High 이면 0x FFF FFFF FFFF FFFF FFFF FFFF 이 되는 것이다.
나올 수 있는 모든 경우의 수는 2^(13+10)이며 위의 방과 똑같은 구조가 3개나 더 있는 것이다.
(4Banks라고 Datasheet에 나와있지 않은가...)
종합해 보면 아래와 같이 간단히 나타낼 수 있다.
2^(13+10) = 8M, 4Banks, 16bit data로 의해서 512Mbit의 용량이 되는 것이다.
여기까지 용량과 간단한 구조를 확인 했으니 이번엔 전체 흐름을 느껴보자.
Row쪽 어드레스인지 Column쪽 어드레스인지를 식별 해 주는 시그널이 strobe이다.
[CPU가 DRAM에서 데이터를 가져오는 순서]
① Row address를 날린다.
② RAS (Row address strobe)로 확인 시켜준다.
③ Column address를 날린다.
④ CAS (Column address strobe)로 확인 시켜준다.
⑤ DRAM에서 데이터가 꿈틀 꿈틀 나온다.
이처럼 DRAM을 억세스 하려면 열과 행 어드레스가 인가되는데 이를 위해 DRAM 외부에는 멀티플렉스
회로가 필요하고 내부에는 디멀티플렉스 회로가 필요하다.
그 외에 DRAM의 사용에는 RAS, CAS, Refresh같은 복잡한 회로가 필요하여 대용량의 RAM이 필요하지
않는 8051계열엔 SRAM이 사용되는 것이다.
3. DRAM의 기타 주요사항
이번엔 몇가지 전문 H/W적인것을 살펴본다. 일반인 이라면 위의 글까지 만으로 충분하지만 본인이 H/W
엔지니어라면 아래의것들이 더 중요하다고 느낄때가 있을 것 이다.
① 메모리 억세스 시간
② 인터리빙
③ Burst
① 메모리 억세스 시간
메모리 억세스 시간의 분류는 여러가지가 있겠지만 많이 쓰이고 중요한 몇 가지를 살펴본다.
tAA (address access time)
어드레스가 어드레스핀에 인가되는 순간부터 데이터핀에서 데이터를 이용 할 수 있게되는 시간까지의
간격
tCZ (access time from CS)
메모리의 CS핀이 활성화 되는 시간부터 데이터가 이용 가능해지는 시간까지
CL (CAS Latancy)
CAS후에 몇 클록이 지나면 데이터핀에 데이터가 나타나는가
※K4H511638C-UC/LB0은 2.5라고 되어있다. (DDR266 @ CL=2.5)
②인터리빙
SRAM과 DRAM에서 메모리를 억세스하고 데이터를 받기 까지의 시간을 비교 해 보자.
-SRAM : 억세스시간(A) + 데이터 출력시간(B)
-DRAM : 억세스시간(A) + 데이터 출력시간(B) + refresh(C)
위의 예는 1회 억세스 했을 떄의 기준이고 만일 100회가 이루어 진다면 100C의 시간만큼 차이가 날
것이다.
이러한 DRAM의 충전시간 문제를 극복하는 방법 중 하나가 인터리빙이다.
제1뱅크와 제2뱅크가 있다고 하고 서로 나란히 위치 시킨다. CPU는 1뱅크를 억세스 한 뒤 refresh하는
동시에 2뱅크를 억세스 하여 다음 데이터를 받는다.
어떤가... 충전시간이 다른 뱅크의 억세스 시간에 가려지게 되었다.
이것이 인터리빙 인터페이싱이다. 개인적으로 이 부분에서 감동의 충격을 받았다.
③Burst
데이타 시트를 볼 때마다 burst mode지원이라던가 burst length라는 단어를 많이 봤었다.
Burst 가 '폭발'이란 뜻으로 아는데 확실하진 않다. 대체 이게 무엇인가...
일반적으로 데이터를 읽기는 어드레스와 RAS, CAS가 따른다. 그런데 보통 연속된 어드레스를 억세스
하므로 CPU입장에선 계속 어드레스를 날리는 것이 여간 귀찮지 않을까.
그래서 예를 들어 버스트 길이를 8로 약속(프로그램)하면 첫번째 위치에대해 RAS의 전체 주소가 필요하고 CAS가 뒤따르지만 두번째, 세번째, ... 여덟번째에 대해서는 무상(?)으로 데이터를 얻을 수 있는
것이다.
시간도 절약되고 CPU의 부하도 덜고...
이는 CPU와 DRAM이 동기된 클럭으로 움직이니까 가능하다.
버스트 읽기의 수는 1, 2, 4, 8, 16 또는 256 이 될 수있고 전체 페이지 크기까지 커질 수 있다고 하며
버스트 SDRAM은 미리읽는 수를 프로그램 할 수 있다고 한다.
이것으로 DRAM을 대충 훓어 보았다.
기회가 된다면 Layout에 관해서도 논할 예정이다.
[참고]
The 80x86 IBM PC and Compatible Computers (Volume II)
-Muhammad Ali Mazidi, Janice Gillispie Mazidi-
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2009. 9. 25. 23:30
1. 개요
가. THYRISTOR는 몇 가지 반도체들의 총칭이다.
나. 가장 일반적인 THYRISTOR군은 SCR(Silicon Controlled Rectifier), TRIAC, DIAC이 있다.
2. SCR
가. SCR의 BLOCK DIAGRAM
- 약한 전류는 두 개의 transistor를 off 상태로 유지 시킨다.
- NPN transistor의 gate에 펄스가 인가되면 NPN transistor와 PNP transistor가 도통하게된다.
- 한 번 도통하게 되면 gate를 off하지 않는한 anode-to-cathode의 전류가 소진되기 까진
계속 on 상태로 남아있게 된다.
다. V-I Characteristics of SCR
3. TRIAC
가. TRIAC의 BLOCK DIAGRAM
- 주요 기능은 AC 회로에서 양단의 전압을 제어하는 것이다.
- TRIAC의 구조는 SCR을 반대방향으로 두개를 연결한 형상을 가지고있다.
- TRIAC은 SCR의 on 상태가 양 방향으로 동작하는 것이다.
(아래의 V-I 곡선 참조)
다. V-I Characteristics of TRIAC
4. DIAC
가. DIAC의 BLOCK DIAGRAM 과 특성
- DIAC의 구조는 npn transistor와 유사하다.
- Transistor와 유사한 양방향의 DIAC은 Voltage Breakover 지점까지 high impedance를
유지하는 특성이 있다.
- DIAC의 특성은 R-C로 이루어진 AC회로에서 양방향 오실레이터로서 사용되기도 한다.
나. V-I Characteristics of Bilateral Trigger DIAC
가. THYRISTOR는 몇 가지 반도체들의 총칭이다.
나. 가장 일반적인 THYRISTOR군은 SCR(Silicon Controlled Rectifier), TRIAC, DIAC이 있다.
2. SCR
가. SCR의 BLOCK DIAGRAM
- 약한 전류는 두 개의 transistor를 off 상태로 유지 시킨다.
- NPN transistor의 gate에 펄스가 인가되면 NPN transistor와 PNP transistor가 도통하게된다.
- 한 번 도통하게 되면 gate를 off하지 않는한 anode-to-cathode의 전류가 소진되기 까진
계속 on 상태로 남아있게 된다.
다. V-I Characteristics of SCR
3. TRIAC
가. TRIAC의 BLOCK DIAGRAM
- 주요 기능은 AC 회로에서 양단의 전압을 제어하는 것이다.
- TRIAC의 구조는 SCR을 반대방향으로 두개를 연결한 형상을 가지고있다.
- TRIAC은 SCR의 on 상태가 양 방향으로 동작하는 것이다.
(아래의 V-I 곡선 참조)
다. V-I Characteristics of TRIAC
4. DIAC
가. DIAC의 BLOCK DIAGRAM 과 특성
- DIAC의 구조는 npn transistor와 유사하다.
- Transistor와 유사한 양방향의 DIAC은 Voltage Breakover 지점까지 high impedance를
유지하는 특성이 있다.
- DIAC의 특성은 R-C로 이루어진 AC회로에서 양방향 오실레이터로서 사용되기도 한다.
나. V-I Characteristics of Bilateral Trigger DIAC
[참고]
Fundamental Characteristics of Thyristors (AN1001)
- Teccor Electronics, Inc -
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